SystemVerilogは名前を聞いたことある程度で中身は全然知らなかったんですが，実際に追加された仕様を見ると感動モノです．というと大袈裟だけど，このようにモデリングに関してだけでもかなり便利になっている．
参考
Verilog-HDLの生産性を飛躍させる SystemVerilog
アサーションに関しては
ここ．
しかし，動作合成でもかなりまともな回路を出すようになってきてるようだし(少なくともFSMの部分は任しても良さそうな?)，棲み分けはどうなるんだろう．僕はSystemCなんかとSystemVerilogなんてのは目指す方向性は共通でも，生い立ちが違いすぎて片方がもう片方を機能的(というか性能的)に完全に包含することは不可能だと勝手に思ってるんで．
と思ったら，
webclub.kcom.ne.jp/ma/maknakat/Tech_Info3/html/1_1.html に的を射た意見があった．
この点に関し、SystemCを中心になって推進してきたSynopsys社のAart de Geus会長は、次のように語っている。
「SystemCツールの市場が、一気に拡がるとは思っていない。SystemCは、C言語やC++を使ってきたシステム設計者にニーズがある。こうしたシステム設計者が、論理設計の世界へ足を踏み入れる時には、SystemCは最上の手段だ。
一方、これまでVerilog-HDLを使ってきた論理設計者も、抽象度の高い世界へ移行するだろうが、その時に最適な言語はSystemCだとは考えていない。その場合こそ設計者は、Verilog-HDLにシステム・レベル設計向け機能を付加した、SystemVerilogを使うようになると思う。・・・・・
これ以下の発言も含めて，全くもって同感デス．
しかしあれだね，C言語ってのはProcessing Unitっていう特定のデジタル回路の制御に使うために作られた言語なわけで，C++でかなり抽象化可能になったとはいえ，それを回路設計に使うのってなんかやっぱり奇妙だよね．と思います．
てか，ハード用とかソフト用とかじゃなくて，アルゴリズムの本質を記述する方法が必要かもしれない．といっても，それってアサーション＋制約条件になるのかな．事後条件にN[i]<N[i+1]とか指定したら勝手にクイックソートが出てくるとか．制約条件を変えるとヒープソートがでてきたりみたいな．･･･無理すね．
参考
SystemC 文法リファレンス
SystemC vs. SystemVerilog，39th DACを舞台に火花を散らす
あー，研究室の引越しを先週やってたんですが，机等の配置作業をサボってしまいました．そしたら，なんか俺の席だけパーティションで区切られてるんですよ．どうなんすか，これは．
余
風邪引きつつも研究室の追いコンに参加．ビール園で肉食べ放題＋ビール飲み放題．マジしんどいので1次会は出るとしても，2次会はどうしよう･･･，等と迷っていたのですが，いざ1次会に参加したらモードが切り替わって，結局2次会後の研究室での徹麻にも参戦．M2,自分,B4x2の卓で，M2の人がやたら逆モーションで積むので怖かったのですが，いつもどおり(?)トータルトップ．今回はちゃんとB4からお金を回収しました！ていうか，B4が二人凹みでした！容赦ないです．
