「余」ってのは「あまり」と読んで欲しいのだけれど，どうやら「よ」と読まれる場合が殆どです．これはなんか偉そうです．あくまで「剰余や余白の余」であって，決して「余は満足じゃ」的な第一人称の意味ではないのです．てことでなんか別の漢字に変えてみた．
もー，月曜から麻雀やってたらだめですよ．おかげで今日起きたのが16:00．起きた時点で一日の大部分を棒に振ってます．
verilogで
module hoge(a,b,c);
input a,b;
output c;
assign c = a ? b : c;
endmodule
的なコードは正しく動くのか？
ていうかこれでcの値が保持できたらレジスタが要らないつー話なのですが，なんか合成(synopsys社design_vision)通るしシミュレーション上は動くっぽい．
値を保持するときはレジスタを使うのです．フリップフロップと組合せ回路で順序回路なのです．ミーリー型とムーア型があるのです．
と習った僕にはどう解釈したらいいのか分からないんですが，aをクロック，bを入力とすればラッチになるわけで，D-FFと等価？なわけないよな．それとも遅延素子的な役割でもするのかな．
どうやらデジタル回路の基本的な事が分かってないようだ．
後藤弘茂さんの昔の記事にSMT+マルチコアについて書いてあった．これが世の中の流れらしい．．
マルチスレッドだとメモリレイテンシが隠蔽できるというのが大きいようだ．キャッシュミス等でパイプラインが空いてしまったら即別の待ち状態のスレッドの命令を投機できるというわけか．そういえば山崎センセもそういってた．
しかしSMT+マルチコアよりもシンプルな解はないのでしょうか．
DRPなんかが面白そうですが，うまくいってもFPGAあたりの代替用途に終わりそうな気もする．VLIWは柔軟性がなさそうだし．結局はコンパイラの技術次第ですかね．
